Cadence Design Systems在台积电N5工艺上推出了PCI Express（PCIe）6.0规范的IP。
PCIe 6.0 IP包含一个基于DSP的高性能PHY和配套控制器，用于超规模计算和5G通信中的下一代应用，包括网络、新兴内存和存储。
5nm PCIe 6.0 PHY测试芯片硅显示了所有PCIe速率的电气性能。Cadence说，PAM4/NRZ双模发射机以极低的抖动提供了最佳的信号完整性、对称性和线性度。基于DSP的接收机显示了强大的数据恢复能力，同时在64GT/s速度下能够承受超过35dB的恶劣信号损伤和信道损耗。
PHY中的DSP核心提供连续的背景自适应，以监控和补偿环境因素引起的信号波动，从而提高可靠性。高度可扩展的多数据包处理体系结构在x16配置中支持高达1024位宽的数据路径，同时以1GHz的频率运行，以实现128Gbps的最大聚合带宽。
控制器IP支持所有新的PCIe 6.0功能，包括PAM4信令、前向纠错（FEC）、FLIT编码和L0p电源状态，同时保持完全向后兼容性。
2021年7月，台积电N5上安装了PCIe 6.0子系统测试芯片，集成了物理层和控制器，以在系统级验证IP，并执行合规性和压力测试，以确保通用互操作性和可靠性。
台积电设计基础设施管理部副总裁Suk Lee表示：“我们与我们长期的生态系统合作伙伴Cadence密切合作，使下一代设计受益于我们先进技术的显著功率、性能和面积改进。”。“将Cadence领先的IP解决方案与台积电的5nm技术相结合，将有助于我们的共同客户满足最具挑战性的电源和性能要求，并快速推出其差异化的产品创新。”
“早期采用者已经开始探索新的PCIe6规范，我们期待看到他们在台积电和Cadence技术方面取得积极成果，”他说
