英国芯片设计师Sondrel开发了一个验证流程，可以轻松开发虚拟模型，以检查其定制ASIC设计。
性能验证环境(PVE)创建了一个SystemC仿真模型，在该模型中可以很容易地调整各种参数，以查看这对满足所需性能规范的影响。每个变体都不需要很长时间在模型上设置并在几小时内运行。
验证是创建自定义ASIC的一个关键阶段，通常是通过合成高级RTL代码并运行它，以查看它与原始规范相比的性能如何来完成。通过调整设计，每次运行RTL都会提高性能。然而，每次迭代都需要花费数周的时间进行检查。使用虚拟模型可以让设计人员在几天内达到最佳配置，然后可以在RTL流中进行检查。
该方法首先使用探索平台捕获并导出所有事务跟踪到Sondrel的PVE中，该PVE使用了构建在Synopsys VCS、Synopsys DVE和Synopsys Verdi工具之上的Python-in-SystemC嵌入技术。它还可以支持其他EDA供应商的工具，如西门子EDA Questa和Cadence Xcelium。
PVE的测试台编译流程使用了一个来自某家EDA厂商的RTL编译器，该编译器采用Sondrel PVE(由SystemC和Python代码组成)，并将其与开源的Generated RTL和Python 3.9二进制文件结合在一起。这将创建一个模拟器快照作为单个应用程序，它是执行测试的最终可执行文件。
用例跟踪取自于体系结构的循环精确的SystemC模拟，系统架构师提供了一个脚本来读取sse用例跟踪，并使用输出为FSDB波形数据库进行模拟。如果有必要，可以使用Verdi、DVE、Questa和Xcelium定义的标准工具和方法对这些问题进行调试。
这可以识别探索平台中没有出现的微妙的RTL问题，并且可以在验证环境准备好早期指示RTL是否会表现良好之前完成。对于架构师和性能工程师来说，使用这种方法非常容易，因为它主要需要Python知识这比系统Verilog更容易获取。
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