Cadence Design Systems扩大了与ARM的合作，以支持数据中心和5G basetation芯片的最新Neoverse V1和N2内核。
ARM看到客户在单个风冷芯片上制造128个N2核或96个性能更高的V1核的芯片。通过在每个内核上运行一个线程，而不是在一个内核较少的芯片上使用多个线程，这样可以以较低的功耗提供更高的性能。
为了制造芯片，Cadence提供了5nm和7nm RTL-To-GDS数字流快速采用套件（RAK），以帮助Marvell等客户优化功率、性能和面积（PPA）目标并提高生产率。Neoverse IP还设计用于支持用于高速接口和堆栈内存芯片的芯片。
Cadence的集成数字全流已在5nm、4GHz Neoverse V1实现上得到验证。
RTL到GDS RAK包括亏格综合解决方案、Modus DFT软件解决方案、Innovus实施系统、Quantus提取解决方案、Tempus定时签署解决方案和ECO选项、Voltus IC电源完整性解决方案、保形等价检查和保形低功耗。
Cadence还开发了完整的验证流程。特别是，Cadence系统VIP解决方案已通过检查器、验证计划和流量生成器进行了增强，以验证基于Arm Neoverse的SoC一致性、性能和Arm SystemReady合规性。所有Cadence验证引擎，包括Xcelium Logic Simulation、钯Z1仿真、Protium X1原型和JasperGold形式验证工具，均用于基于ARM Neoverse的SOC。
ARM基础设施业务线高级副总裁兼总经理Chris Bergey表示：“现代基础设施需要更高的性能和能效来管理下一代高性能计算和云到边缘工作负载。”。“通过与Cadence合作，为基于Arm Neoverse的解决方案优化其数字和验证完整流程，我们的客户可以开发具有最佳PPA的业界领先产品。”
“Arm和Cadence在Arm IP开发方面有着悠久的合作历史，Neoverse V1和Neoverse N2平台就是最新的例子，”Cadence数字与签核组高级副总裁兼总经理Chin Chi Teng博士说。“通过评估Neoverse N1平台过去的客户成功案例，我们成功优化了Cadence digital和verification全流程，以使用Arm最新的基础设施平台创建高频、低功耗、高质量的服务器级设计。通过新的5nm和7nm RAK以及系统VIP工具，我们的数据中心和5G infrastructure客户可以按计划快速交付创新的硅解决方案。”
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