Aldec在其Riviera-PRO设计工具中添加了一个UVM生成器，并更新了其OSVVM和UVVM库
Aldec增加了自动UVM Generator功能，用于在SystemVerilog中创建用于FPGA和片上系统设计的测试台。
生成器旨在提高Riviera-PRO用户的生产力，利用通用验证方法的好处，该方法包含关于创建和重用验证测试台的指导。
该工具自动在SystemVerilog中为任何给定的用VHDL或Verilog编写的待测设计(DUT)创建UVM测试台。它还创建了一个UVM代码框架，其中包含指示必须用特定于设计的代码手动填充的位置的注释。与SystemVerilog源文件一起，UVM Generator自动创建TCL宏来控制模拟过程。用户可以从库中选择一个DUT，也可以从头开始新的设计。
Riviera-PRO在不同抽象级别结合了模拟引擎和调试功能，并支持最新的语言和验证库标准。UVM生成的代码也可以显示在Riviera-PRO的UVM图形窗口中，以提供层次化的UVM组件、属性、连接和数据流的可视化，以帮助调试。
Aldec的软件产品经理Sunil Sahoo说:“虽然UVM不是唯一可用的验证方法，但它肯定是最受欢迎的方法之一——特别是自2017年IEEE标准化以来。”
Aldec还在Riviera-PRO中更新了开源VHDL验证方法(OSVVM)库到2021.06版本。此外，该工具的通用VHDL验证方法(UVVM)实用程序(uvvm_util)和VHDL验证组件框架(uvvm_vvc_framework)库已更新到v2021.05.26版本。
Riviera-PRO 2021.10现已上市下载和评价；www.aldec.com
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Aldec的Riviera-PRO现在可以为任何给定的测试设计自动创建UVM测试工作台(见上图)
